深圳(耀創(chuàng))電子科技有限公司文章

• 一文了解OrCAD 與 OrCAD X的區(qū)別2024-06-08 08:13

  

  1關(guān)鍵要點(diǎn)OrCADX是OrCAD平臺(tái)的下一代，為具有OrCAD經(jīng)驗(yàn)的設(shè)計(jì)師和新設(shè)計(jì)師提供了許多功能，以改善布局工作流程和可制造性。OrCADX具有更直觀的用戶界面和久經(jīng)考驗(yàn)的PCB設(shè)計(jì)能力，以獲得卓越的布局體驗(yàn)從而縮短了學(xué)習(xí)過(guò)程。專(zhuān)注于用戶界面，使用OrCADX的設(shè)計(jì)師將花費(fèi)更少的時(shí)間瀏覽導(dǎo)航工具欄和面板，從而提高效率。從OrCAD與OrCADX包括對(duì)3D

  orcad PCB設(shè)計(jì) 信號(hào)仿真 4364瀏覽量

• Allegro X 23.11 版本更新 - 亮點(diǎn)概要2024-06-08 08:13

  

  近日，AllegroX軟件最新發(fā)布了一系列的產(chǎn)品更新（23.1.1release）。本文將通過(guò)圖文形式讓您深入了解AllegroXSystemCapture、AllegroXPCBEditor、AllegroXPulse產(chǎn)品的新功能及用法，助力您提升設(shè)計(jì)質(zhì)量和設(shè)計(jì)效率。點(diǎn)擊文末閱讀原文，可查看視頻演示！AllegroXSystemCapture系統(tǒng)及原理圖設(shè)

  allegro MTBF pcb PCB 2934瀏覽量

• 224G 系統(tǒng)需要多大的 ASIC 封裝尺寸？2024-05-25 08:13

  

  隨著電子設(shè)備越來(lái)越先進(jìn)，集成電路封裝尺寸也變得越來(lái)越小，但這不僅僅是為了提高引腳密度。較高的引腳密度對(duì)于具有許多互連的高級(jí)系統(tǒng)非常重要，但在更高級(jí)的網(wǎng)絡(luò)器件中，還有一個(gè)重要的原因是要為這些系統(tǒng)中運(yùn)行的互連器件設(shè)定帶寬限制。224G系統(tǒng)和IP正在從概念過(guò)渡到商業(yè)產(chǎn)品，這意味著封裝設(shè)計(jì)需要滿足這些系統(tǒng)的帶寬要求。封裝中的“高帶寬”并不是一個(gè)新概念，而且封裝設(shè)計(jì)人

  asic MMIC 封裝 集成電路 1499瀏覽量

• 2024 Allegro X 23.1.1 版本更新——亮點(diǎn)概要2024-05-25 08:12

  

  近日，AllegroX軟件最新發(fā)布了一系列的產(chǎn)品更新（23.1.1）。接下來(lái)，我們將陸續(xù)介紹各個(gè)產(chǎn)品更新亮點(diǎn)。之后每周更會(huì)通過(guò)實(shí)例講解、視頻演示讓您詳細(xì)、深入了解AllegroXSystemCapture、AllegroXPCBEditor、AllegroXPulse產(chǎn)品的新功能及用法，助力您提升設(shè)計(jì)質(zhì)量和設(shè)計(jì)效率。點(diǎn)擊下方圖片或在微信后臺(tái)回復(fù)關(guān)鍵詞“23.

  allegro pcb PCB 電路設(shè)計(jì) 13472瀏覽量

• 如何使用Cadence SPB 23.1進(jìn)行設(shè)計(jì)復(fù)用2024-05-25 08:12

  

  所謂設(shè)計(jì)復(fù)用，就是在電子電路設(shè)計(jì)中將已有的、經(jīng)過(guò)驗(yàn)證的設(shè)計(jì)功能模塊，形成專(zhuān)有的、可在不同的電子產(chǎn)品中重復(fù)使用的IP，將這部分IP以原理圖和PCB板圖形式應(yīng)用于新的設(shè)計(jì)中，以提高設(shè)計(jì)效率

  Cadence Vcc 電子電路設(shè)計(jì) 6642瀏覽量

• 一文掌握集成電路封裝熱仿真要點(diǎn)2024-05-18 08:12

  

  本文要點(diǎn)要想準(zhǔn)確預(yù)測(cè)集成電路封裝的結(jié)溫和熱阻，進(jìn)而優(yōu)化散熱性能，仿真的作用舉足輕重。準(zhǔn)確的材料屬性、全面的邊界條件設(shè)置、真實(shí)的氣流建模、時(shí)域分析以及實(shí)證數(shù)據(jù)驗(yàn)證是成功進(jìn)行集成電路封裝熱仿真的關(guān)鍵。要實(shí)現(xiàn)高效傳熱，必須了解并管理集成電路封裝的熱阻ΘJA、ΘJC和ΘJB。要想確保集成電路的可靠性，有必要了解封裝的熱特性。要將器件結(jié)溫保持在允許的最大限值以下，集成

  封裝 熱阻 集成電路 3109瀏覽量

• 利用 Cadence Optimality 智能引擎突破人工仿真瓶頸2024-05-11 08:12

  

  不可避免的，設(shè)計(jì)與制造硅芯片是一個(gè)日益復(fù)雜、耗時(shí)且昂貴的過(guò)程。該過(guò)程中每一個(gè)步驟都需要做決策：在這個(gè)特定關(guān)頭該投入多少時(shí)間或預(yù)算，才能確保完成整個(gè)設(shè)計(jì)流程時(shí)，芯片能盡可能有效率地運(yùn)作并且避免代價(jià)高昂的錯(cuò)誤？而若想要實(shí)現(xiàn)一次就成功的設(shè)計(jì)，精確的電磁（EM）仿真是關(guān)鍵步驟──這也是最耗費(fèi)時(shí)間的步驟，因此Cadence打造了Clarity3DSolver工具，具備

  Cadence 仿真 電磁仿真 1811瀏覽量

• 基于PSpice-SLPS接口的開(kāi)關(guān)電源應(yīng)用設(shè)計(jì)2024-05-11 08:12

  

  概述電源系統(tǒng)電路，例如用于開(kāi)關(guān)電源或電機(jī)控制系統(tǒng)的電路，可分為兩部分：通過(guò)電源開(kāi)關(guān)裝置開(kāi)/關(guān)電流或電壓的電路，以及帶有集成電路和其他部件的控制電路。當(dāng)利用SPICE等電路模擬器對(duì)整個(gè)系統(tǒng)進(jìn)行建模時(shí)，需要將所有控制設(shè)備渲染為電氣元件，從而使電路變得復(fù)雜。因此，設(shè)計(jì)電路需要浪費(fèi)大量的時(shí)間，而不是用在設(shè)計(jì)的早期階段驗(yàn)證需要重點(diǎn)關(guān)注的關(guān)鍵點(diǎn)。元素?cái)?shù)量的增加可能會(huì)增加

  SLPS 開(kāi)關(guān)電源 接口 2909瀏覽量

• 如何省時(shí)省力地優(yōu)化差分對(duì)過(guò)孔過(guò)渡？2024-04-29 08:12

  

  科技已成為我們生活中不可或缺的一部分且正在不斷改變我們的世界。正因如此，系統(tǒng)設(shè)計(jì)變得更加復(fù)雜，為了確保性能、功能和可靠性，設(shè)計(jì)的仿真參數(shù)不斷增加。優(yōu)化擁有眾多仿真參數(shù)的設(shè)計(jì)是一項(xiàng)極具挑戰(zhàn)性的工作，設(shè)計(jì)人員對(duì)此深有體會(huì)，因?yàn)檫@項(xiàng)任務(wù)需要耗費(fèi)大量的計(jì)算資源、時(shí)間和成本。最終，這種方法將難以為繼。試想一下，假設(shè)一項(xiàng)設(shè)計(jì)仿真有10個(gè)可控制的參數(shù)，而每個(gè)參數(shù)有10個(gè)可

  AI 人工智能 機(jī)器學(xué)習(xí) 1301瀏覽量

• 基于PSpice System Option接口的直流電機(jī)控制系統(tǒng)設(shè)計(jì)2024-04-29 08:12

  

  概述基于仿真速度和結(jié)果精度之間的權(quán)衡，在設(shè)計(jì)的第一階段使用高精度模型不是一種有效的方法。高精度模型會(huì)使仿真速度變的非常慢，建議在設(shè)計(jì)過(guò)程中的每個(gè)階段使用合適的模型?？赡軙?huì)發(fā)現(xiàn)，合適的模型會(huì)更容易優(yōu)化系統(tǒng)參數(shù)。本文將用實(shí)例的方式演示以分段建模的方式優(yōu)化直流電機(jī)控制系統(tǒng)。直流電機(jī)控制系統(tǒng)下面是直流電機(jī)控制系統(tǒng)的示意圖：圖1直流電機(jī)控制系統(tǒng)該圖由定子或勵(lì)磁繞組組成

  模型 電機(jī)控制 直流電機(jī) 1793瀏覽量