結合vivado的sdk開發(fā)工具記錄
vivado搭建一個簡單PS 的工程(記得勾選uart),生成bit,導出硬件,啟動sdk,新建he....
學習編程與武功絕學
學習編程與武功絕學武俠小說中,各路俠客綠林好漢都是從基本功開始一招一式學起,掌握了足夠多的招式后,加....
GTX/GTH收發(fā)器時鐘架構應用
在PCIe模式中,PCLK是FPGA邏輯接口,用來同步并行接口數據傳輸。在Gen1應用中推薦的PCL....
學習編程與武功絕學
C 語言高效、靈活、功能豐富、表達力強、作為一門基礎的底層語言與九陽神功偏內功是一致的,九陽真經著重....
關于高速ADC測試和評估應用
原文標題:編輯推薦:高速ADC測試和評估應用筆記 文章出處:【微信公眾號:FPGA之家】歡迎添加關注....
Verilog HDL語言的數據類型和運算符
標識符可以是一組字母、數字、下劃線和$符號的組合,且標識符的第一個字符必須是字母或者下劃線。
Verilog HDL課程詳細介紹
原文標題:非常詳細的Verilog講義教程 文章出處:【微信公眾號:FPGA之家】歡迎添加關注!文章....
nanomsg的基本使用
上次的推文實用 | 分享幾個非常實用的開源項目中有提到過nanomsg,正好最近的工作中也有用到na....
AXI4 、 AXI4-Lite 、AXI4-Stream接口
AXI4 是一種高性能memory-mapped總線,AXI4-Lite是一只簡單的、低通量的mem....
Vivado—DCP復用
在Vivado的設計流程各個階段里,采用統(tǒng)一的數據模型:DCP(design checkpoint)....
關于VHDL編碼風格
區(qū)別來了,很明顯,第一份代碼因為用output <= output + 1的原因,左右兩端使用了相同的信號,混淆當前狀態(tài)和下一狀態(tài),下一狀態(tài)被隱藏起來。但第二份代碼綜合出來的很明顯,nxt是下一狀態(tài),并且nxt是通過當前狀態(tài)output得到的。
Canny算子計算流程
不等式右邊第一項系數為當前x與y方向梯度值的較小值,第二項系數為當前x與y方向梯度的較大值與較小值之....
FIFO最小深度計算的方法
由于平時我們工作中,FIFO都是直接調用IP核,對于FIFO深度選擇并沒有很在意,而在筆試面試過程中....
基于FPGA的DDS設計方案
隨著電子技術的不斷發(fā)展,傳統(tǒng)的頻率合成技術逐漸不能滿足人們對于頻率轉換速度、頻率分辨率等方面的追求,....
SPDK Thread模型設計與實現 NVMe-oF的使用案例
SPDK Thread 模型是SPDK誕生以來十分重要的模塊,它的設計確保了spdk應用的無鎖化編程....
AXI4-Stream Video 協議和AXI_VDMA的IP核介紹
本文主要介紹關于AXI4-Stream Video 協議和AXI_VDMA的IP核相關內容。為后文完....
門控時鐘實現低功耗的原理
只有當FPGA工程需要大量降低功耗時才有必要引入門控時鐘,若必須引入門控時鐘,則推薦使用基于寄存器的....
時鐘IP核常用設置
? ISE版本為14.7 1、時 鐘IP核(Clocking Wizard) 第一頁 Clockin....
ADRV9009功能描述
ADRV9009是一款高集成度射頻(RF)、捷變收發(fā)器,提供雙通道發(fā)射器和接收器、集成式頻率合成器以....
串級PID的相關概念
什么是串級PID?顧名思義就是兩個串起來的PID,下面是一個雙閉環(huán)的例子,外環(huán)是位置環(huán),內環(huán)是速度環(huán)....
AXI_GP接口和AXI_HP接口的相關內容
學習關于ZYNQ IP核中的GP接口和HP接口的異同,介紹關于AXI_GP接口和AXI_HP接口的相....
格雷碼的編制規(guī)律
格雷碼(Gray Code)是由貝爾實驗室的弗蘭克·格雷(Frank Gray,1887-1969)....
在SpinalHDL中的對應關系及聲明形式
針對SpinalHDL中的兩大類型Reg、Wire,來梳理下在SpinalHDL中的對應關系及聲明形....
如何用單片機實現數字濾波
單片機主要作用是控制外圍的器件,并實現一定的通信和數據處理。但在某些特定場合,不可避免地要用到數學運....
亞穩(wěn)態(tài)理論介紹
在同步系統(tǒng)中,數據始終相對于時鐘具有固定的關系 當該關系滿足設備的建立和保持要求時,輸出將在其指定的....
UART的發(fā)展歷史及優(yōu)缺點
后來電傳打印機(teleprinters )普遍使用5、6、7或8個數據位來表示各種字符編碼,最終成....
Vivado提供的參數選項
在FPGA設計里,設計仿真完成RTL代碼設計后便是交給設計套件進行綜合及布局布線。在綜合過程里,Vi....